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    • 专利摘要:
    本發明記憶體結構包含有主動區域，被第一絕緣溝槽及第二絕緣溝槽包圍，第一絕緣溝槽沿第一方向延伸，第二絕緣溝槽沿第二方向延伸；位元線溝槽，凹入主動區域中，位元線溝槽沿第二方向延伸並橫截第一絕緣溝槽；字元線溝槽，凹入主動區域中，且字元線溝槽沿第一方向延伸並橫截第二絕緣溝槽，其中位元線溝槽與字元線溝槽共同將主動區域區分成四個柱狀子區域；位元線，埋入位元線溝槽中；字元線，埋入字元線溝槽中；垂直電晶體，內建於各柱狀子區域；以及記憶體電阻器件，電耦合垂直電晶體。
    公开号:TW201324688A
    申请号:TW101111704
    申请日:2012-04-02
    公开日:2013-06-16
    发明作者:Hsin-Jung Ho；Chang-Rong Wu；Wei-Chia Chen
    申请人:Nanya Technology Corp；
    IPC主号:H01L27-00
    专利说明:
    單電晶體單電阻器電阻式記憶體元件及其製作方法
    本發明係有關於半導體記憶體技術領域，特別是有關於一種具有垂直電晶體(vertical transistor)及埋入式位元線(buried bit line)之單電晶體單電阻器(以下簡稱1T1R)電阻式記憶體元件，以及其製作方法。
    快閃記憶體及DRAM的製造已能達到18奈米之技術結點，但是在18奈米以下，勢必將面臨諸多挑戰。因此，目前已有各種不同的記憶體架構被提出並研究，其中較有可為的一種是所謂的電阻切換式(resistive switching)隨機存取記憶體或稱為電阻式記憶體(RRAM)，其利用電阻器件材料在兩個穩定阻態之間的電子切換(可以是電流或電壓誘發)進行操作。
    已知的電阻式記憶體元件的各記憶胞係設在一柱狀二極體結構(pillar diode structure)中，然而，等校電路中的各記憶胞包括一隧穿閘極表效電晶體(tunnel gate surface effect transistor)，其形成在柱狀二極體結構的閘極氧化層並不均勻。因此，該柱狀二極體結構在順向導通方向不會如二極體般作用。
    另一種電阻式記憶體陣列係採用場效電晶體存取(FET access)，可以在較低的電壓操作，並有較低的漏電流。相較於二極體式電阻式記憶體，這種採用場效電晶體存取之電阻式記憶體陣列也具有較佳的電流控制。然而，其缺點在於採用場效電晶體存取之電阻式記憶體陣列的製作方法較為繁雜。
    由上可知，目前業界仍需要一種改良的電阻式記憶體元件，可具備進一步的微縮能力，以及製作這類電阻式記憶體元件的方法，而具有較精簡的製程步驟。
    本發明之主要目的在提供一種改良之1T1R電阻式記憶胞，應用於半導體記憶體元件，其具有4F2(F指最小元件尺寸)之單位面積，可減少所佔晶片面積或提供更高的記憶體密度。
    本發明之另一目的在提供一種製作具有垂直電晶體及埋入式位元線之1T1R電阻式記憶體元件的方法，其中垂直電晶體係製作在一矽柱體中，而埋入式位元線則是嵌入在矽柱體一側。
    本發明之又另一目的在提供一種製作1T1R電阻式記憶胞之方法，其結合自我對準之記憶體製程，並在步驟上較先前技藝精簡。
    根據本發明之較佳實施例，本發明提供一種記憶體結構，包含有一主動區域，位於一半導體基底中，被一第一絕緣溝槽及一第二絕緣溝槽包圍，其中，該第一絕緣溝槽沿著一第一方向延伸，該第二絕緣溝槽沿著一第二方向延伸；一位元線溝槽，凹入該主動區域及該半導體基底中，其中該位元線溝槽沿著該第二方向延伸並橫截該第一絕緣溝槽；一字元線溝槽，凹入該主動區域及該半導體基底中，其中該字元線溝槽較該位元線溝槽淺，且該字元線溝槽沿著該第一方向延伸並橫截該第二絕緣溝槽，其中該位元線溝槽與該字元線溝槽共同將該主動區域區分成四個柱狀子區域；一位元線，埋入於該位元線溝槽中；一字元線，埋入於該字元線溝槽中；一垂直電晶體，內建於各該柱狀子區域；以及一記憶體電阻器件，電耦合該垂直電晶體。
    為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
    於下文中，係加以陳述本發明之具體實施方式，該些具體實施方式可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也藉由說明，揭露本發明可據以施行之方式。於下文中，將清楚地描述該些實施例之細節，俾使該技術領域中具有通常技術者可據以實施本發明。在不違背於本發明宗旨之前提下，相關之具體實施例亦可被加以施行，且對於其結構上、邏輯上以及電性上所做之改變仍屬本發明所涵蓋之範疇。
    對於電晶體與積體電路之製造而言，如在一平面製程的場合中，「主表面」一詞係指那些內部或近處製有複數個電晶體的半導體層的表面。如文中所使用的，「垂直」一詞意指與該主表面大體上呈直角。一般而言，該主表面係沿著所製作出之場效電晶體上的單晶矽層之一<100>平面延伸。
    本發明係有關於改良之1T1R電阻式記憶胞，可應用於半導體記憶體元件，其具有4F2(F指最小元件尺寸)之單位面積，可減少所佔晶片面積或提供更高的記憶體密度。本發明1T1R電阻式記憶胞具有一垂直電晶體，內建於一垂直矽柱體中，以及一埋入式位元線緊貼著垂直矽柱體。下文中，亦例示一種導入自我對準記憶體製程之1T1R電阻式記憶胞製作方法。
    請參閱第1圖至第7圖，其為依據本發明較佳實施例所繪示的製作1T1R電阻式記憶胞的方法，其中，第1A～7A圖為部分記憶體陣列之上視圖，第1B～7B圖及第1C～7C圖分別為第1A～7A圖的切線I-I’及切線II-II’的剖面示意圖。
    首先，如第1A～1C圖所示，提供一半導體基底10，例如，矽基底。在半導體基底10的主表面10a上可以形成有一氧化矽墊層12及一氮化矽墊層14。接著，於半導體基底10中蝕刻出第一絕緣溝槽21以及一第二絕緣溝槽22，其中，第一絕緣溝槽21以及一第二絕緣溝槽22係為互相垂直正交，且第一絕緣溝槽21係沿著參考座標x軸方向延伸，第二絕緣溝槽22係沿著參考座標y軸方向延伸。根據本發明之較佳實施例，第一絕緣溝槽21以及一第二絕緣溝槽22的寬度均等於1F。第一絕緣溝槽21以及一第二絕緣溝槽22共同定義出一陣列的主動區域100，且各主動區域100的邊長為3F。
    在形成主動區域100之後，接著，將一溝渠填充層26，例如，矽氧層，填入第一絕緣溝槽21以及一第二絕緣溝槽22中，再以化學機械研磨製程平坦化溝渠填充層26，使得研磨後的溝渠填充層26上表面約略與氮化矽墊層14的上表面齊平。
    如第2A～2C圖所示，接著，於半導體基底10蝕刻出複數條位元線溝槽31，使各位元線溝槽31在兩平行的第二絕緣溝槽22之間沿著參考座標y軸方向延伸。根據本發明之較佳實施例，各位元線溝槽31的寬度等於1F(亦即half-pitch為2F)，且位元線溝槽31橫截主動區域100以及第一絕緣溝槽21。形成位元線溝槽31的方法，可以利用微影製程及蝕刻製程，包括蝕刻氮化矽墊層14、氧化矽墊層12、溝渠填充層26及半導體基底10。
    繼之，於主動區域100的下部形成一源極摻雜區40。形成源極摻雜區40的方法，可以利用離子佈植搭配回火，或者利用氣相擴散法等技術。接著，於各位元線溝槽31的底部形成一底部摻雜區32。然後，在底部摻雜區32上形成一導電層或位元線36，例如，氮化鈦。形成位元線36的方法，可先以氮化鈦層將位元線溝槽31填滿，平坦化後，再將氮化鈦層凹蝕至一定深度。在第2C圖中，位元線36的位置以虛線130表示。
    如第3A～3C圖所示，接下來，進行一化學氣相沈積製程，於半導體基底10上全面沈積一位元線上蓋矽氧層38，使位元線上蓋矽氧層38填滿位元線溝槽31。繼之，以化學機械研磨製程平坦化位元線上蓋矽氧層38，藉以去除位元線溝槽31外的位元線上蓋矽氧層38。完成化學機械研磨製程之後，位元線上蓋矽氧層38的上表面即約略與氮化矽墊層14的上表面齊平。在第3C圖中，位元線36的位置以虛線130表示。
    如第4A～4C圖所示，接著進行微影製程及蝕刻製程，於半導體基底10中形成複數條字元線溝槽51，其中字元線溝槽51較位元線溝槽31淺。各字元線溝槽51在兩平行的第一絕緣溝槽21之間沿著參考座標x軸方向延伸。根據本發明之較佳實施例，各字元線溝槽51的寬度等於1.5F(half-pitch仍為2F)，且字元線溝槽51橫截主動區域100、位元線溝槽31以及第二絕緣溝槽22。此時，位元線溝槽31與字元線溝槽51共同將各主動區域100區分成四個柱狀子區域101。
    如第5A～5C圖所示，形成字元線溝槽51之後，再進行一氧化製程，於字元線溝槽51內的表面上形成一閘極氧化層52。根據本發明之較佳實施例，上述氧化製程係在相對較低溫度下進行，例如，500～600℃之間。然後，在字元線溝槽51內的相對側壁上形成字元線54，例如，氮化鈦。在第5B圖中，字元線54的位置係以虛線150來表示。
    如第6A～6C圖所示，接著，進行一化學氣相沈積製程，於半導體基底10上全面沈積一字元線上蓋矽氧層58，使字元線上蓋矽氧層58填滿字元線溝槽51。繼之，以化學機械研磨製程平坦化字元線上蓋矽氧層58，藉以去除字元線溝槽51外的字元線上蓋矽氧層58。完成化學機械研磨製程之後，字元線上蓋矽氧層58的上表面即約略與氮化矽墊層14的上表面齊平。
    如第7A～7C圖所示，在化學機械研磨製程後，接著去除氮化矽墊層14及氧化矽墊層12，於各柱狀子區域101上形成開孔62，使開孔62顯露出部分的半導體基底10的主表面10a。接著，進行汲極離子佈植製程，將摻質經由開孔62植入顯露出的半導體基底10的主表面10a，如此於各柱狀子區域101之上部形成汲極摻雜區70。另外，亦可在汲極離子佈植製程之後，再將氧化矽墊層12去除。繼之，進行一自我對準記憶體製程，先全面沈積一電阻記憶體材料層，並使其填滿開孔62，其中，電阻記憶體材料層可以是二元過渡金屬氧化物所構成，例如，HfOx、TiOx或AlOx等。再以化學機械研磨製程去除開孔62外的電阻記憶體材料層，如此即形成相互獨立的記憶體電阻器件80，其與汲極摻雜區70直接接觸。在記憶體電阻器件80上可以形成一上電板共同電極，以提供參考電壓。
    如第7C圖所示，本發明之記憶體結構，其特徵在於內建於各柱狀子區域101之垂直電晶體201，其中，包括源極摻雜區40、汲極摻雜區70、介於源極摻雜區40與汲極摻雜區70之間的垂直通道90，以及單閘極，其中，單閘極為字元線54通過垂直通道90的部分。
    第8圖為依據本發明較佳實施例所繪示的單閘極1T1R電阻式記憶體結構之立體示意圖，其中，仍沿用相同符號表示相同元件。為簡化說明，第8圖中僅顯示參考座標x軸方向上的兩相鄰的柱狀子區域101。此外，圖中亦省略絕緣材料。本發明單閘極1T1R電阻式記憶體結構1包含有源極摻雜區40，其位於各柱狀子區域101之一下部；汲極摻雜區70，其位於各柱狀子區域101之一上部；記憶體電阻器件80，直接設於汲極摻雜區70上；垂直通道90，介於源極摻雜區40與汲極摻雜區70之間；閘極氧化層52，形成在各柱狀子區域101之一第一側壁101a；字元線54，位於第一側壁101a上並沿著參考座標x軸方向延伸；以及位元線36，埋入在半導體基底10中，並位於字元線54下方。其中，垂直通道90與字元線54重疊。源極摻雜區40與位元線36之間，可以另形成底部摻雜區32。位元線36位於第二側壁101b上並沿著參考座標y軸方向延伸。相對於第一側壁101a的一第三側壁101c上，則不會形成有字元線。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    1．．．單閘極1T1R電阻式記憶體結構
    10．．．半導體基底
    10a．．．主表面
    12．．．氧化矽墊層
    14．．．氮化矽墊層
    21．．．第一絕緣溝槽
    22．．．第二絕緣溝槽
    26．．．溝渠填充層
    31．．．位元線溝槽
    32．．．底部摻雜區
    36．．．位元線
    38．．．位元線上蓋矽氧
    40．．．源極摻雜區
    51．．．字元線溝槽
    52．．．閘極氧化層
    54．．．字元線
    58．．．字元線上蓋矽氧層
    62．．．開孔
    70．．．汲極摻雜區
    80．．．記憶體電阻器件
    90．．．垂直通道
    100．．．主動區域
    101．．．柱狀子區域
    101a．．．第一側壁
    101b．．．第二側壁
    101c．．．第三側壁
    130．．．虛線(位元線)
    150．．．虛線(字元線)
    201．．．垂直電晶體
    所附圖式係提供本發明更進一步的了解，並納入並構成本說明書的一部分。圖式與說明書內容一同闡述之本發明實施例係有助於解釋本發明的原理原則。在圖式中：
    第1圖至第7圖為依據本發明較佳實施例所繪示的製作1T1R電阻式記憶胞的方法，其中，第1A～7A圖為部分記憶體陣列之上視圖，第1B～7B圖及第1C～7C圖分別為第1A～7A圖的切線I-I’及切線II-II’的剖面示意圖；以及
    第8圖為依據本發明較佳實施例所繪示的單閘極1T1R電阻式記憶體結構之立體示意圖。
    應當注意的是，所有的圖式皆為概略性的。為方便和在圖紙上清晰起見，圖式之相對尺寸和部分元件比例係以誇大或縮小規模呈現。相同的標號一般係用來於不同的實施例中指示相對應或類似的元件。
    1．．．單閘極1T1R電阻式記憶體結構
    32．．．底部摻雜區
    36．．．位元線
    40．．．源極摻雜區
    52．．．閘極氧化層
    54．．．字元線
    70．．．汲極摻雜區
    80．．．記憶體電阻器件
    90．．．垂直通道
    101．．．柱狀子區域
    101a．．．第一側壁
    101b．．．第二側壁
    101c．．．第三側壁
    权利要求:
    Claims (11)
    [1] 一種記憶體結構，包含有：一主動區域，位於一半導體基底中，被一第一絕緣溝槽及一第二絕緣溝槽包圍，其中，該第一絕緣溝槽沿著一第一方向延伸，該第二絕緣溝槽沿著一第二方向延伸；一位元線溝槽，凹入該主動區域及該半導體基底中，其中該位元線溝槽沿著該第二方向延伸並橫截該第一絕緣溝槽；一字元線溝槽，凹入該主動區域及該半導體基底中，其中該字元線溝槽較該位元線溝槽淺，且該字元線溝槽沿著該第一方向延伸並橫截該第二絕緣溝槽，其中該位元線溝槽與該字元線溝槽共同將該主動區域區分成四個柱狀子區域；一位元線，埋入於該位元線溝槽中；一字元線，埋入於該字元線溝槽中；一垂直電晶體，內建於各該柱狀子區域；以及一記憶體電阻器件，電耦合該垂直電晶體。
    [2] 如申請專利範圍第1項所述之記憶體結構，其中另包含有一位元線上蓋矽氧層填入該位元線溝槽並蓋住該位元線，俾使該位元線上蓋矽氧層隔離該位元線與該字元線。
    [3] 如申請專利範圍第1項所述之記憶體結構，其中另包含有一字元線上蓋矽氧層，於該字元線溝槽並蓋住該字元線。
    [4] 如申請專利範圍第3項所述之記憶體結構，其中該字元線上蓋矽氧層係與該記憶體電阻器件齊平。
    [5] 如申請專利範圍第1項所述之記憶體結構，其中該垂直電晶體包含有一源極摻雜區，其位於各該柱狀子區域之一下部；一汲極摻雜區，其位於各該柱狀子區域之一上部；以及一單閘極，其為該字元線之一部分。
    [6] 如申請專利範圍第5項所述之記憶體結構，其中該垂直電晶體另包含有一垂直通道，介於該源極摻雜區與該汲極摻雜區之間。
    [7] 如申請專利範圍第5項所述之記憶體結構，其中該源極摻雜區與該位元線之間，另有一底部摻雜區。
    [8] 如申請專利範圍第5項所述之記憶體結構，其中該記憶體電阻器件與該汲極摻雜區直接接觸。
    [9] 如申請專利範圍第1項所述之記憶體結構，其中該位於線包含有氮化鈦。
    [10] 如申請專利範圍第1項所述之記憶體結構，其中該字元線包含有氮化鈦。
    [11] 如申請專利範圍第1項所述之記憶體結構，其中該記憶體電阻器件包含有二元過渡金屬氧化物。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/311,576|US8395139B1|2011-12-06|2011-12-06|1T1R resistive memory device and fabrication method thereof|
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